3D 패키징 기술의 등장과 함께, 무어의 법칙과 관련된 전통적인 IC 스케일링 속도를 능가하는 영역 회로 밀도의 성장률을 반영하기 위해 "무어 이상"이라는 용어가 등장했습니다. 올해 라스베이거스에서 열린 설계 자동화 컨퍼런스에서 수많은 공급업체가 독특한 패키징 기술을 선보였습니다. 그러나 고급 패키징 기술에는 설계, 구현 및 (전기 가열) 분석의 모든 측면을 포함하여 해당 방법론적 프로세스도 필요합니다. 저는 Cadence의 통합 회로 패키징 및 크로스 플랫폼 솔루션 제품 관리 책임자인 John Park와 이러한 패키징 솔루션의 프로세스 요구 사항에 대해 논의할 기회를 가졌습니다.
분류: SoC, SiP 및 Chiplet
멀티 칩 모듈(MCM) 기술은 수십 년 동안 존재해 왔으며 매우 특정한 고성능 컴퓨팅, 통신 및 항공우주 애플리케이션에 적용되었습니다. 물리적 구현을 개발하기 위한 엔지니어링 리소스는 상당하며 칩 패키징 시스템의 전기 분석에 대한 투자도 상당합니다.
그는 또한 "뒤따른 두 가지 추세가 있었습니다. 무어의 법칙 실리콘 기술이 확장되면서 여러 소스의 IP를 통합하는 시스템 온 칩(SoC) 아키텍처가 도입되었습니다. 동시에 이러한 모듈의 신호 및 전력 I/O 수도 증가했습니다. 보간기(또는 기판)에 상호 연결을 사용하는 2.5D 패키징 기술이 도입되면서 이러한 고핀 카운트 모듈을 완전한 시스템 레벨 패키지(SiP)에 통합할 수 있어 SiP의 기회가 증가했습니다."라고 말했습니다. 수직으로 쌓인 몰드를 사용하는 3D 패키징 기술은 최근에야 출시되었으며, 제한된 테스트 핀 액세스에서 다양한 열 모델링 요구 사항에 이르기까지 EDA 프로세스에 특별한 요구 사항을 제시합니다.